摘要：为了提高跳频信号的频率,改善频率分量的杂散,提出了一种基于FPGA的全数字高速跳频频率合成器的设计方法。基于数字控制振荡器技术（NCO）和并行架构的思路确定8路并行NCO;借助低电压差分信号（LVDS）技术,将各路NCO输出的全数字低速信号串行化为高速信号。实验结果表明,采用全数字设计方法,跳频信号的采样率可达到单路时钟的8倍;跳频带宽在300-550 MHz之间时,跳频频率杂波抑制优于60 dB。

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