摘要:标准的32位处理器核不能处理许多SOC设计中的计算密集型任务,例如音频、视频和通信.因此,SOC设计者必须采用定制硬件来实现许多这样的任务.通常需要采用Verilog或者VHDL这样的硬件描述语言来建立芯片设计所需要的寄存器传输RTL级的模块描述.采用手工产生的RTL硬件模块所带来的问题是验证时间主导了设计周期,这将增加设计的成本并延长进入市场的时间.
注:因版权方要求,不能公开全文,如需全文,请咨询杂志社
影响因子:0.17
期刊级别:部级期刊
发行周期:月刊
期刊在线咨询,1-3天快速下单!
查看更多>
超1000杂志,价格优惠,正版保障!
一站式期刊推荐服务,客服一对一跟踪服务!