摘要：为扩展操作位数提出了一种更具普遍性的长加法器结构--混合模块级联超前进位加法器.在超前进位加法器(CLA)单元电路优化和门电路标准延迟模型的基础上,由进位关键路径推导出混合模块级联CLA的模块延迟时间公式,阐明了公式中各项的意义.作为特例,自然地导出了相同模块级联CLA的模块延迟时间公式.并得出和证明了按模块层数递增级联序列是混合模块级联CLA各序列中延迟时间最短、资源(面积)占用与功耗不变的速度优化序列.这一结论成为优化设计的一个设计规则.还给出了级联序列数的公式和应用实例.

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