作者:庞盼; 段圆梦 期刊:《科学与信息化》 2019年第06期
本文以语音端点检测算法为基础,着重研究了基于短时平均能量以及过零率的语音端点检测算法原理及其实现,并且对其算法进行测试,基于该算法使用verilogHDL对其进行硬件设计,最后对该算法在硬件设计模块上的性能进行了仿真,取得了较好的效果。
作者:杨贵杰; 崔乃政; 孙国栋 期刊:《智能机器人》 2013年第08期
介绍了一种基于FPGA的全数字单芯片交流伺服驱动系统。采用现代EDA设计方法,使用VerilogHDL硬件描述语言完成了永磁同步电动机矢量控制系统的坐标变换、空间矢量脉宽调制(SVPWM)、电流环、速度环以及串行通讯等电机控制模块的编程,在Xilinx3S400FPGA芯片中实现了永磁同步电动机转子磁场定向控制。
作者:卢学敏; 李丹宁 期刊:《现代信息科技》 2019年第07期
EDA技术是当今电子信息领域最先进的技术之一,EDA自动化程度高、功能更加完善且运行速度快;在本文的设计中,采用VerilogHDL作为硬件的描述语言,其顶层原理图主要分为三个模块,分别为:左边灯控制模块、右边灯控制模块和分频模块。首先通过VerilogHDL语言编写各电路模块,然后对其进行波形仿真,之后根据写好的各电路模块设计顶层文件,最后将设计的顶层电路下载到实验箱,从实验结果可知,本文所设计的电路实现了汽车左转、右转、刹车、...
作者:许鹏; 黄红 期刊:《科学技术创新》 2008年第34期
介绍了PCM采编器的工作原理,并且详细解释了采用VerilogHDL语言用EDA的方法设计及实现PCM采编器的仿真及下栽过程,说明了PCM采编器在通信及广播领域的广泛用途。
作者:郭洪宾; 于惠钧; 罗梓张; 龚星宇; 刘安海; 黄星 期刊:《湖南工业职业技术学院学报》 2019年第01期
针对图像检测与目标识别的方法精确性问题,本文采用硬件描述语言中提出的自顶向下设计思想和方法。运用VERILOGHDL硬件描述语言在QUARTUSii11.0软件上完成各个模块设计,而后运用MODELSIM对模块进行波形仿真。通过功能测试,系统满足设计要求。
作者:郭永刚; 王世伟; 王剑祥; 张俊; 朱丽丽; 崔敬忠 期刊:《单片机与嵌入式系统应用》 2019年第01期
介绍了一种基于FPGA的全数字锁相环片上系统的设计原理与实现方法,并给出了详细测试结果。该系统基于FPGA芯片XC6SLX9,使用Verilog语言完成系统程序设计,将整个锁相环系统集成到FPGA芯片中,实现了全数字锁相环片上系统,该系统采用自上而下的层次化设计。测试结果表明,该锁相环设计方法可行,具有良好的性能。
本文阐述了使用CPLD实现通用PCI扩展总线桥的设计方法,并且介绍了用Verilog HDL语言进行PCI总线目标模块设计的方案,重点叙述了PCI扩展总线桥逻辑设计和Verilog HDL实现模块的设计,最后给出了PCI扩展总线桥的仿真时序图.
作者:游峰; 陈滔; 孔伟; 刘豪; 舒嵘; 胡以华 期刊:《压电与声光》 2019年第01期
提出了一种以现场可编程门阵列(FPGA)和直接数字频率合成器(DDS)芯片AD9910为核心器件,经过LT5514,HMC680LP4和HELA-10D组成的三级功率放大的声光调制器驱动电路。该文测量了此驱动电路的单频输出,频率切换输出和扫频输出性能,并使用1572nm波长的分布反馈激光器(DFB)激光二极管作为光源,测试了该驱动电路驱动2款不同工作频率的光纤声光调制器的能力。实验结果表明,驱动电路的输出频率在30~300MHz可调谐,输出功率在20~30dBm可调谐,...
作者:郭亮; 李成伟; 林宇驰 期刊:《电子世界》 2019年第06期
随着科学技术的飞速发展,越来越多的设备对时间的精确度和同步性的要求越来越高。由于原子钟的成本太高,各种基于嵌入式处理器的授时设备便应运而生。本文设计了一种基于FPGA的GPS定位授时信息显示系统,采用VerilogHDL硬件描述语言编写了GPS授时定位信息采集、处理与显示程序,阐述了每个不同的功能模块的设计思想和实现方法。在实际的运行过程中,该系统能实现GPS授时信息以及定位经纬度的正确显示,完成了UTC时间向北京时间转换显示...
作者:袁丽霞; 夏军; 邹雪城 期刊:《计算机与数字工程》 2004年第05期
本文介绍了一种基于DVD-ROM应用的内容干扰系统(CSS)的设计和实现.该系统可有效防止对 DVD盘片的非法拷贝.文中通过对其工作原理和实际应用的分析,给出其最终实现方案,并用Verilog HDL完整整个系统的设计.功能仿真和FPGA验证表明,设计成功.
作者:徐晨; 袁红林 期刊:《微电子学与计算机》 2005年第12期
指出了IP核参数化设计的重要性,分析了IP核的参数类型及相互关系.在分析基于VerilogHDL的IP核参数化设计方法及所面临困难的基础上,提出了一种附加的编译预处理方法并设计了相应的工具软件ECP.IP核由VerilogHDL和ECP扩展的语句混合编程,经ECP处理后生成VerilogHDL源文件.应用该方法后,提高了Ver-ilogHDL在描述功能、性能、结构及优化策略等参数化的复杂模型时所需要的灵活性,增强了VerilogHDL的建模能力.作为一个IP核参数化设计的...
作者:宋雨桐; 瞿谊; 佘赛波 期刊:《电子世界》 2018年第10期
为了提高简易自动售货的可靠性和便捷性,利用Verilog HDL语言设计开发出一套简易自动售货机电路控制系统。根据EDA技术设计的特点,采用模块化设计思路,分别设计了商品选择模块,模拟投币模块、显示模块、模拟出货、找零状态模块、分频模块和分线模块,核心部分利用了状态机,提高了电路的可读性和可移植性。后基于Quartus II的Modelsim波形仿真平台对其功能进行了仿真分析。仿真结果与设计结果基本一致,所设计的控制系统能准确、便捷...
作者:童巧英 期刊:《中国现代教育装备》 2018年第03期
VerilogHDL是电子设计主流硬件的描述语言之一。以case语句为例提出:在授课时,引题时即采用案例吸引学生思考,调动学生学习积极性,更有深度地理解该语言各种语句的灵活运用,使学生能快速掌握该硬件描述语言,同时锻炼了学生解决实际问题的能力,响应了各大电子企业对硬件描述语言人才的需求。
作者:赵天翔; 何金枝 期刊:《电脑知识与技术》 2016年第12X期
针对传统数字逻辑课程中的落后方法和陈旧内容,进行了以Verilog HDL和FPGA为重点的数字逻辑教学改革与实践,并探讨了实验驱动的教学新模式。不但使学生接触到最新的数字电路设计方法,而且使其掌握了一门有广泛应用前景的新技能。使学生在学完这门课程后,真正能做设计,做应用。
论文介绍一种通过数字方式获得精准正弦波的算法, 通过分析和差化积公式, 预先计算需要对输出值的误差进行补偿的相应取样点的位置和相邻取样点的间隔, 并在编程时在每个采样点的位置对正弦波的输出值进行误差校正.进而获得更精确的正弦波.该算法已在Altera公司的CYCLONEIV系列芯片Ep4CE15F7C8上完成了实现, 采用VerilogHDL语言进行编程.该算法结构清晰简明, 不需要调用乘法器, 消耗更少的资源, 生成波形较平滑, 可被用作完整载波...
作者:魏思捷; 富坤; 袁玉倩; 耿跃华 期刊:《微电子学与计算机》 2017年第05期
对前导数字预测算法的误差修正逻辑进行分析改进和设计实现,重点对该误差修正纠错模块的逻辑设计进行了分析证明,依据设计的逻辑表达式对其电路进行了设计.同时采用硬件描述语言VerilogHDL编程,结果使用QuartusⅡ进行仿真验证.使用性能分析软件对提出的纠错逻辑方案进行验证,可以看出本纠错单元的电路在电路面积和功耗上都有明显的改善.
作者:高忠坚; 魏茂金; 张锐戈; 饶连周 期刊:《萍乡学院学报》 2016年第03期
在QuartusII软件平台上采用电路图和文本文件相结合的方式完成数字钟电路的层次化建模,该电路具有正常显示(计时)、时间调整(校时)、闹铃、秒表等功能。整个电路最终经FPGA实验板的下载验证表明设计方案切实可行。本文通过对数字钟层次化设计的详细阐述,旨在使数字系统的学习者掌握基于FPGA的自顶而下的设计思路,又在实例设计中展现出VerilogHDL与C语言编程的不同。
作者:王志梁; 刘笃仁 期刊:《电子元器件应用》 2006年第09期
提出了一种位同步时钟信号的提取方案。该方案具有同步速度快、实现简单等特点,可用于异步串行通信的发送接收等。文中据此方案设计了其位同步时钟提取电路,给出了采用VerilogHDL语言编写的基于CPLD的具体程序实现代码,最后给出了该电路的具体程序及仿真结果。
作者:尹晓琦; 殷奎喜; 赵华; 柯伟 期刊:《南京师范大学学报·工程技术版》 2006年第02期
低密度奇偶校验码(Low-Density-Parity-Checkcodes,LDPC码)是第四代通信系统强有力的竞争者,是一种逼近香农限的线性分组码,译码的复杂度较低;其直接编码运算量较大,通常具有码长的二次方复杂度.介绍了如何构造线性的编码,以降低LDPC码的编码复杂度;研究并设计了用大规模集成电路去实现“一个LDPC码的编码.以(6,2,3)码为例,采用基于半随机校验矩阵的编码方法,以控制编码运算景为线性复杂度,并在Quartusll 5.0软...
作者:周益; 高爽; 颜廷洋; 杨德伟 期刊:《仪器仪表学报》 2007年第S1期
本文提出了一种应用于油井测斜遥传系统的Manchester码信道解码方式的实现方案。Manchester码是串行数据传输的一种重要的编码方式,具有丰富的时钟信息。本方案通过FPGA平台和由硬件语言Verilog实现的超前—滞后型全数字锁相环(LL-DPLL)实现了Manchester码解码器的设计,它解决了接收端解调时的时钟同步问题,可以动态跟踪时钟,为遥测系统中数据传输准确性的提高提供了可靠的保证。实验结果表明:此解码器能很好地提取时钟,在数据传输...