首页 期刊 计算机辅助设计与图形学学报 65nmCMOS工艺的低功耗加固12T存储单元设计 【正文】

65nmCMOS工艺的低功耗加固12T存储单元设计

作者:黄正峰; 李雪健; 鲁迎春; 欧阳一鸣; 方祥圣; 易茂祥; 梁华国; 倪天明 合肥工业大学电子科学与应用物理学院; 合肥230009; 合肥工业大学计算机与信息学院; 合肥230009; 安徽行政学院信息工程系; 合肥230059; 安徽工程大学电气工程学院; 芜湖241000
抗辐射加固设计   软错误   单粒子翻转   存取可靠性   存储单元  

摘要:随着CMOS工艺尺寸的不断缩减,存储单元对高能辐射粒子变得更加敏感,由此产生的软错误和因电荷共享导致的双节点翻转急剧增多.为了提高存储单元的可靠性,提出一种由4个PMOS晶体管和8个NMOS晶体管组成的抗辐射加固12T存储单元,并由NMOS晶体管中的N1和N2以及N3和N4构成了堆叠结构来降低存储单元的功耗;其基于物理翻转机制避免了存储节点产生负向的瞬态脉冲,在存储节点之间引入的负反馈机制,有效地阻碍了存储单元的翻转.大量的HSPICE仿真结果表明,所提出的存储单元不仅能够完全容忍敏感节点的翻转,还能够部分容忍电荷共享引起的敏感节点对翻转;与已有的存储单元相比,所提出的存储单元的功耗、面积开销、读/写时间平均减小了18.28%,13.18%,5.76%和22.68%,并且噪声容限的值较大;结果表明该存储单元在面积开销、存取时间、功耗和稳定性方面取得了很好的折中.

注:因版权方要求,不能公开全文,如需全文,请咨询杂志社

学术咨询 免费咨询 杂志订阅