摘要：以提高延迟锁定环(Delay Locked Loop,DLL)输出系统时钟的灵活性为目标,提出了一种应用于高速DLL的可配置全差分等占空比整数半整数分频器。基于周期插入的思想,采用差分时钟信号周期插入及脉冲展宽的方法,设计了一种互锁的差分电路结构。相比于传统方法,具有工作频率高、抗干扰性好、可实现等占空比等优点。基于GF28nm标准CMOS工艺,采用全定制设计方法实现。仿真结果表明,在1.0V标准电源电压下,其最高工作时钟频率可达到1.2GHz,可实现1.5至16共22种分频比,版图面积为(21×38)μm2,整体模块功耗仅为0.776mW。

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